颠覆设计的射频片上系统(RFSoC),应用于雷达通信电子

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目前,随着研究的不断深入发现研制电子战系统是两种似乎没办法 终点的挑战任务。设计者面临着太多的大难题,前要在非常小的空间里进行日益增多的功能集成,增强信号处置能力,减少延迟,降低功耗,采用太多的通道,以很快的波特率传输絮状数据。

近年来,尽管有的是严格意义上的全版系统,但系统级芯片(System on Chip, SoC)得到了广泛应用,用于替代以往前要多个独立装置执行多种功能的设备。

片上系统节省了电路板上的空间,减小了功率损耗,互连更少,并从单个设备集成功能中获得了某些好处。在实际系统中,通过这人 芯片可不前要使吊舱、LRU或某些平台具备更多的功能;在商业和消费市场上,通过这人 芯片可不前要研发全新的产品。

〖★ 高通QTM052 RFSoC ★〗

商业领域有有三个白 多很好的例子,高通公司为5G智能手机和小型基站研发了QTM052射频系统级芯片(RFSoC)。它的工作波特率是100MHz,频段范围为26.5-29.5GHz、27.5-28.35GHz和37-40GHz。

该RFSoC内含有有三个白 5G收发器,电源管理集成电路和18mm×5mm大小的24单元相控阵天线。该芯片可不前要执行波束形成、引导和跟踪,并可不前要将信号传输到手机3个角的天线上,处置因手机移动、手动放置和变换不同的位置引起的信号衰弱大难题。可是非常重要,可能性通过手持智能手机接收和发射毫米波信号面临巨大的挑战。

〖★ Xilinx Zynq UltraScale+ RFSoC ★〗

2017年,Xilinx推出了Zynq UltraScale+ RFSoC系列产品,可能性对防御系统有帮助,某些它们目前是最令人关注的产品。

尽管不同的嵌入式系统制造商都声称是第一家推出基于RFSoC的产品,但每家厂商都采取了不同的依据 ,包括规格以及采用的是哪型Zynq UltraScale+ RFSoC。

所有的进程运行运行处置都采用Cortex-A53,而实时处置采用Cortex-R5,但采用Cortex-R5后,模数转换相差8-16个,分辨率相差12-14位,数字信号处置(DSP)芯片和某些指标也所处差异。

按照Xilinx公司一贯的做法,在公布这人 消息一段时间后,该家族的第一代设备和研发工具才会给嵌入式系统制造商。从去年年底结速英语 ,该公司推出了首批电路板级产品,而目前,Penek、Abaco Systems、Annapolis Micro Systems、Vadatech、Hitech Global、Samtec、Panateq、IRES Technologies和Alpha Data Parallel System等公司仍然是“早期采用者”。

前端RFSOC

从基本概念上来说,ZynqUltraScale+ RFSOC)采用40mm×40mm球状引脚栅格阵列(BGA)封装技术的软件无线电。它是Xilinx公司随后 的基于FPGA体系形状的多处置器系统级芯片(UltraScale MPSoC)的升级版本,多处置器系统级芯片有有有三个白 64位ARM Cortex A53应用处置器,还有有有三个白 双核ARM Cortex-R5实时处置器。

为了使其成为射频系统级芯片,Xilinx公司增加了8个4GS/s采样频率的12位或14位的模数转换器,每个模数转换器都配有可编程数字化下变频器。模数转换器几乎消除了所有的模拟前端组件,射频/中频采样率高达4GHz。

SoC还有8个6.4GS/s采样率的数模转换器,每个数模转换器都配有数字化下变频器。数模转换器在第二奈奎斯特区,以6.554GS/s采样率生成高达4GHz的载波输出频率,包括可编程插补和抽取,并支持双频工作。

为了连接用于数据或配置存储的结构存储器接口,该处置系统包括DMA、NAND、SD/eMMC和第三代SPI控制器PCIe和100 Gb/s以太网。Interlaken芯片到芯片接口采用高速串行接口,数据传输波特率可达100Gb/s。串行收发器的数据传输波特率高达28.2Gb/s,采用特高速背板设计,每位的功耗比上一代收发器更低。

SoC还有时钟管理电路,包括时钟合成、阻尼和路由组件,它们同时以最小化帕累托图、功耗和延迟,提供灵活的时钟分布。通过256位AES-GCM,SHA/384和4096bit RSA模块,可不前要实现安全引导功能。加密引擎也可用于用户加密。

可能性RFSoC通过可编程信号处置,可不前要实现模数和数模信号转换,但会 采用单个芯片或通过某些结构资源实现数字化射频存储器(DRFM)应该是可行的。

大约就目前而言,数字化射频存储器比目前的Zynq UltraScale+ RFSoC更适用于分布式方案。由于之一是第一代芯片的延迟时间为145ns,但会 干扰日益复杂化的雷达系统所需的往返延迟时间大约为40ns。

可是由于是数字化射频存储器是自定义子系统,采用专有设计技术、软件和某些技术。但会 ,分布式方案具有更大的灵活性和差异性,有更好的潜在表现。

集成效果

将数据转换器直接与数字化射频存储器集成形成的优势令人关注。Abaco Systems公司是首批采用RFSoC研发产品的公司之一,其射频和DSP产品经理Phillip Henson说:“可能性模数转换器和数模转换器传统意义上是独立于数字化射频存储器的,某些它们之间前要通过有有三个白 高速接口来通信,某些系统采用JESD204B接口,不过这将增加延迟和设计复杂化度。”

类式 ,考虑将12位的模数转换器通过并行接口连接到数字化射频存储器,每位由有有三个白 低压差分信号(LVDS)表示,与另一对时钟同步信号配对。可能性该接口采用双数据率(DDR)技术,没办法 在有有三个白 时钟周期内传输的数据量将增加一倍。Hosking说:“不过,即便采用双数据率,采样频率在1.5GHz以上有的是产生絮状数据,使低压差分信号(LVDS)非要有效传输到数字化射频存储器。”

为了处置这人 大难题,可不前要采用1:2信号分离器形成有有三个白 单独的并行接口,每个接口的运行波特率为采样率的1/2。但会 ,以12位模数转换器为例,可能性转换器在每12位路径上的采样频率为2GHz,则信号分离器的采样频率为1GHz,低于数字化射频存储器低压差分信号接口适用的最大时钟波特率。

但在更高的频率下,模数转换器前要有有三个白 1:4信号分离器来保持数据在合理水平。但会 在电路板上设计和制造时出先了严重的大难题,可能性前要非常精确地配对更多信号对,确保从12位发出的数据同时到达数字化射频存储器。

在这人 情况下,12位转换器将采用数字化射频存储器上的4组12副引脚(96个I/O引脚和时钟引脚),而数字化射频存储器上通常有100-1000个I/O引脚,其中一半引脚只前要连接有有三个白 4 GHz转换器。

可能性电路板上采用了众多技术,它们都前要引脚和信号通道,可能性没办法 适当的地方引接,可能性会造成干扰,并降低模数转换器和数模转换器的高动态范围。可是还可能性会影响时钟同步、有有三个白 在4条28Gb/s通道运行的100Gb/s以太网端口、在8GHz通道运行的第三代PCIe和第三代接口,以及2组DDR4内存。

为处置这人 大难题制定了JESD204标准,通过数字化射频存储器的千兆位串行接口替代了低压差分信号。大大减少了配对型号的数量,降低了精确匹配跟踪长度的需求。遗憾的是,JESD204标准的4条通道功率约1W,且可能性JESD204标准有专门的IP核,使用时前要得到许可。设计的复杂化度源自接口的时钟方案,它比并行接口更复杂化。

JESD204标准也以其延迟限制而闻名,某些进程运行运行都无法实现可是的功能。类式 ,Hosking说:“并行转换器接口可不前要将数据延迟有几块采样时钟周期,但会 JESD204标准可不前要延迟100个采样时钟周期甚至更多,增加了从模数转换器到数字化射频存储器的延迟(对于数模转换器也是同理)。”

RFSoC在不同程度上处置了这人 大难题,可能性转换器内置在芯片内,与从结构传输信号到数字化射频存储器的方案相比,大大减少了引脚数。可是,数字化射频存储器可不前要提供更多的通道,但会 可不前要安装更多的设备形状。

模数转换

RFSoC采用的转换器使用两种称为交织的技术,用100MHz连续时钟脉冲并行生成128位数据,该技术可能性使用了一段时间,但也带来了巨大的挑战。Hosking说:“Xilinx公司采用8个100MHz的模数转换器,并使用该依据 以4GS/s的波特率交织样本,可是非常了不起。”

通过组合多个数模转换器的输出,该交织过程可不前要获得较高的采样率。高速模数转换器通常在上升沿或下降沿对输入信号进行采样,但会 每个时钟周期有的是有三个白 多采样,模数转换器的采样率和时钟波特率相同。

不过,交织前要在时钟信号的两边取样,但会 有有三个白 模数转换器的时钟信号在相位上与时钟信号相差1100°。但会 ,对模数转换器的输出信号进行多路复用,可不前要提供比单个模数转换器更高的采样率,这前要相同的设备和有有三个白 时钟信号,并精确保持1100°的相位关系。

可能性时钟信号与相位关系有任何偏差,没办法 输出端会出先虚假响应,从而降低无杂散动态范围和信噪比。即便组合使用有有三个白 模数转换器,完成交织过程也非常困难,不过Zynq UltraScale+ RFSoC有8个模数转换器。

关于射频

射频(RF)是Radio Frequency的缩写,表示可不前要辐射到空间的电磁频率,频率范围从100kHz~100GHz之间。射频可是射频电流,简称RF,它是两种高频交流变化电磁波的简称。